冗余比特來增強(qiáng)發(fā)送的可靠性。然后將經(jīng)過星座編碼后的數(shù)據(jù)存入發(fā)送緩沖。由于信道失真或者其他的原因，從緩沖出來的數(shù)據(jù)在頻率和相位上都與主時鐘頻率和相位不匹配。所以為了調(diào)整這種不匹配，從緩沖出來的數(shù)據(jù)先經(jīng)過頻率調(diào)整和增益微調(diào)（FTG）。頻率調(diào)整是調(diào)節(jié)發(fā)送頻率，保證發(fā)送頻率和理想頻率的一致，F(xiàn)TG是調(diào)節(jié)每個子載波上的增益稀疏。然后再進(jìn)入快速傅立葉逆變換（IFFT），將頻域的DMT符號轉(zhuǎn)換成時域的信號，送入發(fā)送緩沖之中，最后送入模擬前端接口。
在接收方向，從模擬前端接口來的數(shù)據(jù)是經(jīng)過時域均衡（TEQ）以后的，這些數(shù)據(jù)首先進(jìn)入接收緩沖，之后進(jìn)入快速傅立葉變換（FFT），將時域的DMT信號轉(zhuǎn)換成頻域的信號（512點(diǎn)），然后在頻域均衡（FEQ）和相位調(diào)整模塊中消除相應(yīng)的干擾，送入接收緩沖，之后進(jìn)行星座解碼，從而將星座平面的復(fù)數(shù)點(diǎn)轉(zhuǎn)換為比特流。如果接收的數(shù)據(jù)使用了Trellis編碼，那么在星座解碼后的數(shù)據(jù)將再通過Viterbi解碼模塊之后，送入數(shù)據(jù)接口。
在第64個子信道中傳送的時導(dǎo)頻信號，在發(fā)送和接收方向都是通過DPLL數(shù)字鎖相環(huán)來保證發(fā)送和接收時鐘與導(dǎo)頻信號一致。當(dāng)星座編碼和解碼時，發(fā)現(xiàn)導(dǎo)頻信號的星座點(diǎn)的位置與理想的點(diǎn)位置不一致時，就要通過DPLL和相位調(diào)整/頻率調(diào)整模塊來糾正。同時，監(jiān)視器可以發(fā)送中心斷R_INT4信號到管理和控制接口。通過ASB與內(nèi)部ARM核通信。DPLL的功能有：（1）DPLL中恢復(fù)導(dǎo)頻信號的功能。為了保證收發(fā)時鐘有固定的相位關(guān)系，在ADSL中采用了插入導(dǎo)頻的方法來傳送和恢復(fù)時鐘信號。發(fā)送器在發(fā)送數(shù)據(jù)的同時用64號子信道傳送獨(dú)立的導(dǎo)頻信號，抽樣時鐘頻率為2208kHz，而導(dǎo)頻信號的頻率為 276kHz，恢復(fù)了導(dǎo)頻信號后，利用鎖相環(huán)鎖住抽樣時鐘頻率，從而實(shí)現(xiàn)時鐘的恢復(fù)。（2）在PLL中通過一個時鐘源產(chǎn)生內(nèi)部的所需時鐘。其中內(nèi)部所需時鐘包括：CPU時鐘、DSP時鐘、各種算法的時鐘等。PLL鎖相環(huán)的外界參考晶體的頻率可以為：35.328MHz。
在Trellis編碼和Viterbi解碼時，分別有一個誤碼計數(shù)器與之相連，當(dāng)發(fā)生錯誤時，誤碼計數(shù)器加1，加到一定數(shù)值，就通過發(fā)送中斷信號T_INT5、R_INT5通知內(nèi)部ARM核。
3 非對稱數(shù)字用戶環(huán)路收發(fā)器的睡上系統(tǒng)芯片設(shè)計難點(diǎn)
3.1 DSP算法設(shè)計及實(shí)現(xiàn)
DSP 算法是ADSL收發(fā)器SOC芯片的核心，其工作的好壞直接影響整個芯片的性能，而ADSL收發(fā)器中涉及的DSP技術(shù)又非常復(fù)雜，給設(shè)計增加了難度。DSP 算法的設(shè)計首先要建立管理模型，以模型為基礎(chǔ)進(jìn)行算法設(shè)計，繼而設(shè)計優(yōu)化模型并以此為根據(jù)對算法進(jìn)行優(yōu)化，使算法準(zhǔn)確、穩(wěn)定，能很好地滿足性能要求。下一步就是硬件軟件實(shí)現(xiàn)及二者的協(xié)同設(shè)計和驗(yàn)證，驗(yàn)證是為了優(yōu)化VLSI硬件和功能結(jié)構(gòu)，有效快速地執(zhí)行算法，最后進(jìn)行DSP系統(tǒng)集成。
3.2 數(shù)�；旌显O(shè)計
為了降低功耗，提高電子器件的效率，把模擬前端AFE與微控制器MCU核等集成到一起。在一個數(shù)字芯片上集成混合信號內(nèi)核時，缺乏線性電阻是一個主要問題，因?yàn)檫B續(xù)時間序?yàn)V波器要求片上電阻具有良好的可控性和線性。電流開關(guān)DAC也要用線性電阻把電流轉(zhuǎn)變成電壓。把數(shù)字噪音與模擬噪音隔離開是另外一個問題，必須采用具有較高共模抑制比（CMRR）和電源 抑制比的完全差動設(shè)計。
3.3 系統(tǒng)驗(yàn)證問題
隨著系統(tǒng)級芯片（SOC）復(fù)雜性的增加，傳統(tǒng)使用HDL軟件模擬器來進(jìn)行驗(yàn)證的方法已經(jīng)不夠用了，它無法提供所需的性能，以檢查系統(tǒng)功能的正確性。而且 SOC芯片的驗(yàn)證需要對整個系統(tǒng)建立模型，要將很多實(shí)際的情況加入到模型之中，來證明整個系統(tǒng)經(jīng)及芯片都工作正常。因此，需要有一個靈活的建模環(huán)境，以便處理大量的系統(tǒng)級方案。處理界面入口（TIP）可以在抽象層軟件和詳細(xì)的硬件實(shí)現(xiàn)之間提供一個高速鏈接，執(zhí)行任務(wù)軟件、驗(yàn)證系統(tǒng)級操作以及快速發(fā)現(xiàn)設(shè)計中的問題。
3.4系統(tǒng)測試問題
SOC芯片的測試技術(shù)難度較大。SOC芯片測試設(shè)備則必須能夠精確地檢測模擬和數(shù)字兩種電路，并支持掃描檢測和嵌套式存儲器檢測。對輸入引腳加測試向量，再從輸出引腳觀察結(jié)果的傳統(tǒng)檢測方法已不適用。因?yàn)椋瑐鹘y(tǒng)方法測試向量集會過分龐大，執(zhí)行時間也會長得驚人。
4 設(shè)計實(shí)現(xiàn)
采用軟硬件協(xié)同仿真設(shè)計，在大型EDA仿真軟件Cadence的數(shù)字模擬混合設(shè)計工具Spectra上，用硬件描述語言Verilog完成設(shè)計輸入，進(jìn)而完成設(shè)計綜合、功能仿真、布局布線、后仿真和產(chǎn)生構(gòu)造位流文件。
以上介紹了ADSL收發(fā)器片上系統(tǒng)芯片設(shè)計，給出了相應(yīng)硬件設(shè)計的具體描述，對設(shè)計特點(diǎn)、難點(diǎn)進(jìn)行了闡述。
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